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摘 要：介紹一種由KDA3.2-100-3-A00-W1結構的鎖相環路，具有參數設置靈活、頻率穩定度高的優點，根據實驗結果對環路指標進行了分析計算。該方案已在實際工程中采用。
關鍵詞：鎖相環；AD9851；LMX2306；DDS＋PLL；頻率穩定度
KDA3.2-100-3-A00-W1 是Analog Devices公司一顆高性能DDS芯片，可用于合成各種頻率信號、數控振蕩器、通信發射機等［１］。LMX2306是National Semiconductor公司的一顆高性能頻率合成器，用于便攜式無線通信設備、無線本地局域網和調諧器等［２］。將AD9851和LMX2306級聯，可構成一種DDS+PLL結構的鎖相電路，具有參數設置靈活、頻率穩定度高的特點，可廣泛用于各種通信設備的時鐘同步和無線收發系統。
本文將AD9851和LMX2306組合構成鎖相環路，兩者的參數設置在系統初始化時通過CPU置入。AD9851的參考頻率選為10 MHz，輸出5 fc（fc＝１．２２８８ MHz）作為后級LMX2306鎖相環的參考信號，LMX2306鎖相環輸出頻率32 fc和50 fc。該方案已在CDMA2000基站時鐘同步系統中采用［３，４］。在實際應用中，參考頻率和輸出頻率可根據需要靈活調整。
一、DDS芯片AD9851的內部結構和參數設置
KDA3.2-100-3-A00-W1 主要由相位累加器、正弦查表、D/A轉換器和低通濾波器等組成，如圖1所示。圖1中的參考時鐘由外部供給，用來同步整個合成器的各個組成部分，并作為相位累加器的計數脈沖，參考時鐘的頻率根據外置控制字選擇6倍頻或不倍頻，zui高為180 MHz。相位累加器為一個計數器，在每個時鐘脈沖輸入時，它的輸出就增加一個步長的相位增量值。相位步長的大小由外置控制字FSW控制，一旦給定了相位增量，輸出頻率也就確定了。正弦查表根據相位累加器的結果尋址，即把相位累加器的輸出對應為正弦函數的抽樣值。D/A變換器把數字量變成模擬量，低通濾波器起平滑作用并濾掉帶外雜散。比較器將正弦波轉換為方波。輸出信號的初相由FSW的其中5個比特控制，分辨率為１１．２５°。累加器寬度為32 bit，可接收高達32 bit的相位累加步長。時鐘輸出頻率fDDS由參考頻率fREF和相位累加步長ΔＰ根據下式確定：
KDA3.2-100-3-A00-W1 的輸入參考頻率為前級鎖相環輸出的10 MHz，同時輸出5fc的頻率作為后級32fc和50fc鎖相環的參考頻率，由（1）式可得相位累加步長ΔＰ＝２ ６３８ ８２７ ９０７。如果初相設置為０°，選擇節電模式，不選擇6倍頻，則AD9851的40 bit控制字為
40 bit控制字通過并行或串行方式異步置入AD9851的輸入數據寄存器。在并行方式，按W0、W1、W2、W3、W4的順序在置數時鐘的上沿逐byte置入。而在串行方式，從W4的LSB到W0的MSB在置數時鐘的上沿逐bit順序置入。
二、KDA3.2-100-3-A00-W1的內部結構和參數設置
KDA3.2-100-3-A00-W1 可提供靈活的鎖相環設計，用于產生穩定的低噪聲時鐘信號。由LMX2306構成鎖相環較為簡單，只需增加外置環路濾波和壓控振蕩器（VCXO）。LMX2306內置一個分頻比為8/9的雙模前置分頻器（以P表示）、一個程序分頻器（N）、一個參考分頻器（R）和數字鑒相器（PD）。LMX2306參考基準時鐘頻率5～40 MHz，zui大鑒相頻率10 MHz，自帶鎖相檢測指示（Lock Detect），工作電源從2.3～5.5 V。LMX2306的優勢在于其中提供靈活的分頻系數，可通過MICROWIRE和CPU接口，以實現對其不同的設置。其功能示意圖如圖2所示。
14位可編程參考分頻器R，分頻比為3～1 683；前置分頻器P，對于LMX2306其前置分頻比P固定為8，即P=8；18位程序分頻器N，18位程序分頻器由5位吞吐分頻器A和13位可編程分頻器B構成，A分頻范圍：0～7（A P），B分頻范圍：3～8 191且有B≥A，則程序分頻器總分頻比Ｎ＝Ｐ×Ｂ＋Ａ。
KDA3.2-100-3-A00-W1 內部鑒相頻率為ＦOSC／Ｒ，根據圖２有以下等式成立：
DDS輸入至LMX2306的參考頻率Ｆin＝５fc，２個鎖相環分別輸出FOSC＝３２fc和ＦOSC＝５０fc。２個鎖相環的實際參數設置和鑒相頻率如表1所示。
LMX2306帶有標準的SPI接口用于上述A﹑B和R參數的設置，用串行方式輸入相應寄存器保存。
三、由AD9851和LMX2306構成的時鐘同步電路
KDA3.2-100-3-A00-W1 的外部連線和供電情況如圖3所示，端子DDS－CLK、DDS－DATA和DDS－FQ－UD與CPU接口，負責AD9851的初始化，即將控制字FSW用串行方式在CPU程序啟動時置入。AD9851的16腳和21腳之間接低通濾波器，用來抑制鏡像和雜散。DDS輸入參考頻率由9腳引入，為前級鎖相環輸出的10 MHz。端子DDS－OUT輸出頻率為5fc，作為后級32fc和50fc鎖相環的參考。
50fc鎖相環電路的構成如圖4所示，端子LE、DATA和CLK與CPU接口，負責LMX2306的初始化，即將表1所示的參數用串行的方式在CPU初始化時寫入LMX2306的輸入數據寄存器。5fc的參考時鐘由端子DDS－OUT輸入，輸出50fc由VCXO61.44 M的端子CLK－50FC得到。32fc鎖相環電路的構成與圖5相似，不同點在于VCXO的振蕩頻率為39.3216 MHz，環路濾波器的參數也略有差別。F0/LD為鎖定檢測指示（Lock Detect），用于故障診斷。
四、實驗結果及結論
在實驗過程中，測試了在各種異常情況下環路的鎖定情況及穩定性。將參考信號斷開，VCXO振蕩頻率維持長時間穩定（超過8 h），其頻率穩定度優于±0.05 ppm；在參考信號輸入端、VCXO電壓控制端和VCXO輸出端分別疊加50fc、32fc、10 MHz、1 kHz等頻率的信號作為干擾，環路功能正常，維持鎖定。根據測試結果計算鎖相環各項參數指標，結果如表2所示。
改變LMX2306的分頻比N，用來模擬VCXO壓控靈敏度對環路鎖定的影響。當32fc鎖相環VCXO的壓控靈敏度在0.00091～0.016689 MHz/V范圍變化，50fc鎖相環VCXO的壓控靈敏度在0.000799～0.006656 MHz/V范圍變化時，環路可靠鎖定，因此所選環路參數可適應不同廠家晶振帶來的分散性。
參考文獻
［１］Analog Devices Ｉnc.． CMOS 180MHz DDS/DAC synthesizer AD9851［Ｚ］．1999.
［２］National Semiconductor Corp.．LMX2306 PLLatinumTMlowpower frequency synthesizer for RF personal communication［Ｚ］．2002.
［３］TIA/EIA/IS-2000, Introduction to CDMA2000 Standards for Spread-Spectrum System［Ｓ］.
［４］TIA/EIA/IS-2000, Physical Layer Standard for CDMA2000 Spread-Spectrum System［Ｓ］.
